[0040] 作為本發(fā)明可實(shí)施的一種方式中，源區(qū)寬度設(shè)置的目的是使在讀取數(shù)據(jù)時(shí)，第三存儲(chǔ)節(jié)點(diǎn)Q3、第四存儲(chǔ)節(jié)點(diǎn)Q4通過(guò)第一NMOS晶體管N1、第二NMOS晶體管N2充放電的速率要低于SRAM晶體管下拉結(jié)構(gòu)放電的速率，從而使得存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)保持穩(wěn)定；在寫入數(shù)據(jù)時(shí)，通過(guò)第一NMOS晶體管N1、第二NMOS晶體管N2寫入第三存儲(chǔ)節(jié)點(diǎn)Q3、第四存儲(chǔ)節(jié)點(diǎn)Q4時(shí)的充放電速率要大于上拉結(jié)構(gòu)的充電速率，以保證數(shù)據(jù)可以正常寫入。 [0041] SRAM存儲(chǔ)單元的版圖結(jié)構(gòu)中SOI器件采用“H”柵型器件，且“H”柵的兩端不等長(zhǎng)，“H”柵擁有兩個(gè)體區(qū)域，其中一個(gè)體區(qū)域用方框和交叉符號(hào)表示（圖2），并與所述“H”柵長(zhǎng)端連接，“H”柵短端與另一個(gè)體區(qū)域連接；PMOS晶體管體區(qū)域通過(guò)“H”柵短端連接VDD，NMOS晶體管體區(qū)域通過(guò)“H”柵短端連接GND； [0042] 作為本發(fā)明可實(shí)施的一種方式中，SOI結(jié)構(gòu)通過(guò)在有源層和硅襯底之間插入一層絕緣層（通常是二氧化硅），消除了傳統(tǒng)體硅器件中的體效應(yīng)，體效應(yīng)會(huì)增加單粒子效應(yīng)引起的電荷收集，因而減少體效應(yīng)有助于提升抗輻照能力由于絕緣層的存在，電荷共享效應(yīng)大大減弱，即一個(gè)粒子撞擊引起的電荷難以在鄰近的器件中傳播，降低了單粒子效應(yīng)對(duì)電路整體性能的影響，SOI器件的源漏極間寄生電容較小，這使得電荷難以在高能粒子撞擊后積累，從而降低了單粒子翻轉(zhuǎn)的可能性，較低的寄生電容還使得電路響應(yīng)速度更快，有利于在高輻射環(huán)境中保持穩(wěn)定性能，采用“H”柵，可以更好地控制溝道中的電勢(shì)分布，使得器件在高能粒子撞擊時(shí)閾值電壓變化較小，這有助于維持電路的正常工作狀態(tài)，減小數(shù)據(jù)錯(cuò)誤的發(fā)生概率。 [0043] 如圖2所示，通過(guò)電路結(jié)構(gòu)的優(yōu)化，可以有效減少該效應(yīng)的產(chǎn)生的影響，從而使得該電路節(jié)點(diǎn)的翻轉(zhuǎn)不會(huì)使得系統(tǒng)出現(xiàn)較大的故障，以提高系統(tǒng)的可靠性，在版圖布局時(shí)，將第一存儲(chǔ)節(jié)點(diǎn)Q1、第二存儲(chǔ)節(jié)點(diǎn)Q2隔離，第三存儲(chǔ)節(jié)點(diǎn)Q3、第四存儲(chǔ)節(jié)點(diǎn)Q4隔離，并將第一存儲(chǔ)節(jié)點(diǎn)Q1、第三存儲(chǔ)節(jié)點(diǎn)Q3相連接，第二存儲(chǔ)節(jié)點(diǎn)Q2、第四存儲(chǔ)節(jié)點(diǎn)Q4相連接，從而增強(qiáng)抗單粒子效應(yīng)能力。 [0044] 實(shí)施例1 [0045] SRAM存儲(chǔ)單元處于鎖存階段時(shí)，字位線WBL、字位線WBLB保持低電平，字線WL為低電平，通過(guò)反饋使得SRAM存儲(chǔ)單元狀態(tài)保持不變，寫字線WWL為低電平，可以減少第三存儲(chǔ)節(jié)點(diǎn)Q3、第四存儲(chǔ)節(jié)點(diǎn)Q4因?yàn)槁╇娨鸬撵o態(tài)功耗； [0046] SRAM存儲(chǔ)單元在讀取數(shù)據(jù)階段，位線BL、位線BLB預(yù)充到高電平，字線WL為高電平，字位線WBL、字位線WBLB保持低電平，SRAM存儲(chǔ)單元狀態(tài)保持不變，第一NMOS晶體管N1和第二NMOS晶體管N2打開，寫字線WWL升高到VDD，依據(jù)第三存儲(chǔ)節(jié)點(diǎn)Q3、第四存儲(chǔ)節(jié)點(diǎn)Q4存儲(chǔ)的數(shù)據(jù)放電，使得位線BL、位線BLB產(chǎn)生電壓差，若存儲(chǔ)的數(shù)據(jù)為“0”，則位線BL通過(guò)第三存儲(chǔ)節(jié)點(diǎn)Q3的下拉電路放電，使得位線BL電平低于位線BLB，若存儲(chǔ)的數(shù)據(jù)為“1”，則位線BLB通過(guò)第四存儲(chǔ)節(jié)點(diǎn)Q4的下拉電路放電，使得位線BLB電平低于位線BL，SRAM存儲(chǔ)單元的位線BL、BLB通過(guò)讀出電路靈敏放大器以讀出對(duì)應(yīng)的數(shù)據(jù)； [0047] SRAM存儲(chǔ)單元在寫入數(shù)據(jù)階段，字線WL為高電平，寫字線WWL為高電平，依據(jù)位線BL和位線BLB電平的電壓差從而使第三存儲(chǔ)節(jié)點(diǎn)Q3、第四存儲(chǔ)節(jié)點(diǎn)Q4保存反相數(shù)據(jù)，完成對(duì)存儲(chǔ)節(jié)點(diǎn)的寫入，以寫入數(shù)據(jù)為“1”為例，寫入時(shí)位線BL為高電平，位線BLB為低電平，則通過(guò)第四PMOS晶體管P4、第六PMOS晶體管P6以及第二NMOS晶體管N2對(duì)第三存儲(chǔ)節(jié)點(diǎn)Q3寫入“1”，通過(guò)第一PMOS晶體管P1對(duì)第一存儲(chǔ)節(jié)點(diǎn)Q1寫入“1”，通過(guò)第三NMOS晶體管N3以及第一NMOS晶體管N1對(duì)第四存儲(chǔ)節(jié)點(diǎn)Q4寫入“0”，通過(guò)第六NMOS晶體管N6以及第八PMOS晶體管P8對(duì)第二存儲(chǔ)節(jié)點(diǎn)Q2寫入“0”，寫入時(shí)字位線WBLB保持低電平從而保證“0”順利寫入第二存儲(chǔ)節(jié)點(diǎn)Q2，字位線WBL保持高電平關(guān)閉關(guān)斷第一存儲(chǔ)節(jié)點(diǎn)Q1的下拉路徑。