技術(shù)領(lǐng)域 本申請涉及半導(dǎo)體器件及制造方法，更具體，涉及非易失性存儲器件及其制造方法。 背景技術(shù) 可以將半導(dǎo)體存儲器件分為易失性存儲器件和非易失性存儲器件，基于它們是否需要施加的電源來保持?jǐn)?shù)據(jù)。易失性存儲器件，例如動態(tài)隨機(jī)存取存儲器(DRAM)和靜態(tài)隨機(jī)存取存儲器(SRAM)典型地具有高的操作速度，但是需要施加電源來保持?jǐn)?shù)據(jù)。另一方面，非易失性存儲器件，例如閃存器件，可以典型地保持?jǐn)?shù)據(jù)，即使中斷它們的電源。因此，在便攜式電子設(shè)備中通常廣泛地使用非易失性存儲器件，對于非易失性存儲器件的需求迅速增長。 半導(dǎo)體器件的價格降低通常要求其集成度的增加。然而，這種存儲器件的集成密度的增加可導(dǎo)致其制造工序中的各種技術(shù)問題。具體地，集成密度的增加通常導(dǎo)致相鄰字線之間的距離的減小，這可使得難以改進(jìn)非易失性存儲器件的結(jié)構(gòu)特性。例如，為了快速和有效的操作，具有控制和浮置柵電極的非易失性存儲器件通常必須具有足夠大的耦合比，但是字線之間的距離的減小使得難以獲得期望的耦合比。 更具體，可以將耦合比理解為電壓從控制柵電極到浮置柵電極的傳輸效率，這可以基于控制和浮置柵電極之間的距離、插入其間的絕緣層的介電常數(shù)以及其間的相對面積來確定。耦合比的增加典型地需要電極之間的距離的減小和/或絕緣層的介電常數(shù)的增加。然而，基于這種需要的某些嘗試面臨著伴隨著高集成密度的技術(shù)限制。通常，使用當(dāng)前可用的技術(shù)，用于增大耦合比的最佳方法是增大電極之間的相對面積。然而，在現(xiàn)有技術(shù)中，相對面積的增大通常導(dǎo)致其他問題，例如相鄰字線之間的電干擾的增大。 圖1是說明傳統(tǒng)閃存的單元陣列的制造工序的截面圖。參照圖1，在半導(dǎo)體(集成電路)襯底12的預(yù)設(shè)區(qū)域中設(shè)置限定有源區(qū)12的器件隔離層圖形20。在有源區(qū)12上設(shè)置浮置柵電極30，并在浮置柵電極30和有源區(qū)12之間插入柵絕緣層25。在橫斷有源區(qū)12和器件隔離層圖形20的浮置柵電極30上設(shè)置控制柵電極50?？刂茤烹姌O50用作字線，用于選擇單元陣列的存儲單元之一。柵層間絕緣層40插入控制柵電極50和浮置柵電極30之間。 在現(xiàn)有技術(shù)中，柵層間絕緣層40通常接觸浮置柵電極30的頂和側(cè)表面，如圖1所示，并且耦合比典型地與其間的接觸面積成比例。由于為了高集成度通常必須減小浮置柵電極30的寬度1和浮置柵電極30的距離d，相對面積的增加(即，耦合比的增加)僅僅通過浮置柵電極30的高度h的增加而可能。浮置柵電極30的高度的增加包括相鄰字線相對面積的增加，這可導(dǎo)致如上所述的電干擾。電干擾的增加可導(dǎo)致存儲在給定單元中的數(shù)據(jù)變化。 已經(jīng)提出了用于改進(jìn)浮置柵電極的截面形狀的各種方法，以減小上述的電干擾。這些方法之一是形成浮置柵電極，使得其具有“U”形截面。然而，該方法可導(dǎo)致外圍電路區(qū)中的某些技術(shù)問題，在外圍電路區(qū)中形成寬的有源區(qū)。 更具體，在單元陣列具有窄的有源區(qū)的情況下，典型地圍繞有源區(qū)的器件隔離層圖形的側(cè)壁形成為垂直于半導(dǎo)體襯底。相反，在外圍電路區(qū)具有寬的有源區(qū)的情況下，器件隔離層圖形的側(cè)壁具有負(fù)的斜率(即，θ<90°)，如圖2所示。該負(fù)的斜率可導(dǎo)致器件隔離層圖形在形成浮置柵電極中所使用的構(gòu)圖工序中用作不期望的蝕刻掩模。 具體地，根據(jù)其中浮置柵電極形成為具有“U”形截面的傳統(tǒng)方法，如圖2所示，浮置柵導(dǎo)電層30’典型地形成為共形地覆蓋器件隔離層圖形20的露出表面和柵絕緣層25的頂表面，以及柵層間絕緣層40共形地形成在浮置柵導(dǎo)電層30’之上。然而，由于具有負(fù)斜率的器件隔離層圖形20可用作蝕刻掩模，在后續(xù)的從外圍電路區(qū)除去柵層間絕緣層40的工序期間，可以在器件隔離層圖形20周圍形成(剩余)柵層間絕緣層40的殘余。柵層間絕緣層40的該殘余可用作蝕刻掩模，導(dǎo)致在后續(xù)的構(gòu)圖工序期間的浮置柵導(dǎo)電層30’的殘余。浮置柵導(dǎo)電層30’的殘余可導(dǎo)致電缺陷，例如橋接。在現(xiàn)有技術(shù)中，為了解決該問題，可以執(zhí)行過度蝕刻工序以更加完全地從外圍電路區(qū)除去柵層間絕緣層40。 然而，上述的過度蝕刻工序典型地凹陷器件隔離層圖形20的頂表面，在隨后的工序中形成的柵電極接近半導(dǎo)體襯底10的頂表面。這可導(dǎo)致形成寄生晶體管，其可導(dǎo)致隆起現(xiàn)象。當(dāng)考慮到通常在外圍電路區(qū)中設(shè)置具有良好電特性的晶體管，例如感應(yīng)電路時，由于寄生電容的問題對于生產(chǎn)閃存器件可以是致命的。 發(fā)明內(nèi)容

1.一種制造非易失性存儲器件的方法，該方法包括： 在包括第一區(qū)和第二區(qū)的半導(dǎo)體襯底上形成溝槽掩模圖形； 使用溝槽掩模圖形作為掩模，在第一區(qū)和第二區(qū)中的半導(dǎo)體襯底中形成限定有源區(qū)的襯底溝槽； 在包括溝槽掩模圖形和襯底溝槽的半導(dǎo)體襯底上形成器件隔離層圖形，該器件隔離圖形填充第一區(qū)和第二區(qū)中的襯底溝槽； 通過除去溝槽掩模圖形，形成露出在第一和第二區(qū)中的相應(yīng)有源區(qū)的頂表面的第一和第二開口，該第二開口具有比第一開口更大的寬度； 在第一開口中形成第一下導(dǎo)電圖形，具有在第一開口的下部區(qū)中的底部分和從底部分延伸到第一開口的上部區(qū)的延伸部分，其中延伸部分具有比底部分更小的寬度；以及 形成填充第二開口的第二下導(dǎo)電圖形， 其中，第一區(qū)包括存儲器件的存儲陣列區(qū)，第二區(qū)包括存儲器件的外圍區(qū)。 2.如權(quán)利要求1的方法，其中形成襯底溝槽包括使用溝槽掩模圖形作為蝕刻掩模，蝕刻半導(dǎo)體襯底，并且其中第一區(qū)包括存儲器件的存儲陣列區(qū)，以及其中第二區(qū)包括存儲器件的外圍區(qū)，以及其中第一下導(dǎo)電圖形包括存儲器件的字線，以及第二下導(dǎo)電圖形包括存儲器件的外圍器件的柵電極。 3.如權(quán)利要求1的方法，其中形成第一下導(dǎo)電圖形和形成第二下導(dǎo)電圖形包括： 形成第一導(dǎo)電層，其厚度小于第一和第二區(qū)中的半導(dǎo)體襯底上的第一開口的寬度的一半； 在第二區(qū)中的第一導(dǎo)電層上形成第二導(dǎo)電層，并填充第二開口；以及 構(gòu)圖第一和第二導(dǎo)電層，以從構(gòu)圖的第一導(dǎo)電層形成第一下導(dǎo)電圖形，并從構(gòu)圖的第一和第二導(dǎo)電層形成第二下導(dǎo)電圖形。 4.如權(quán)利要求1的方法，其中形成第一下導(dǎo)電圖形和形成第二下導(dǎo)電圖形包括： 在第一和第二區(qū)中的半導(dǎo)體襯底上共形地淀積第一導(dǎo)電層，該第一導(dǎo)電層的厚度小于第一開口的寬度的一半； 在第一導(dǎo)電層上形成犧牲層； 蝕刻犧牲層，以形成包括第一導(dǎo)電層的第一開口中的犧牲層圖形，并從第二開口中除去犧牲層； 在從第二開口除去犧牲層之后，在第一和第二區(qū)上形成填充第二開口的第二導(dǎo)電層；以及 除去第二導(dǎo)電層和第一導(dǎo)電層，以露出器件隔離層圖形的頂表面，同時在第一開口和第二開口中剩余第一導(dǎo)電層，并剩余填充第二開口的第二導(dǎo)電層，以形成第二下導(dǎo)電圖形和第一下導(dǎo)電圖形。 5.如權(quán)利要求4的方法，其中除去第二導(dǎo)電層和第一導(dǎo)電層包括蝕刻第二導(dǎo)電層和第一導(dǎo)電層，直到露出器件隔離層圖形的頂表面。 6.如權(quán)利要求5的方法，其中在形成第一下導(dǎo)電圖形和形成第二下導(dǎo)電圖形之后：